移相信號發生器課程設計

1. eda設計正負脈寬數控調制信號發生器

本書以掌握國內外最流行的電子設計自動化(EDA)技術為教學目標，以
培養學生的設計和應用開發能力為主線，系統地介紹EDA應用技術。
全書在取材和編排上，內容新穎、循序漸進，並注重理論聯系實際。全
書共10章，主要內容包括VHDL硬體描述語言、Quartus Ⅱ等EDA工具軟體、
可編程邏輯器件、實驗開發系統、應用實例和綜合設計實例。第4章對大量
常規的數字電路做出了VHDL描述，第7章詳細闡述了9個典型數字系統的設計
方法，第9章選取了16個實驗實例，第10章給出了4個代表性的全國大學生電
子設計競賽賽題設計實例。讀者完全可以通過這些實際操作，很好地掌握：
EDA的開發設計方法。每章後面附有小結和習題，便於讀者學習和教學使用
。為方便教師教學，本書配有電子教案。
本書可作為高職高專及本科院校電子信息、電氣、通信、自動控制、自
動化和計算機類專業的EDA技術教材，也可作為上述學科或相關學科工程技
術人員的參考書。還可作為電子產品製作、科技創新實踐、EDA課程設計和
畢業設計等實踐活動的指導書。

【本書目錄】

第1章 EDA技術概述
1．1 EDA技術及其發展
1．1．1 EDA技術的涵義
1．1．2 EDA技術的發展史
1．2 EDA設計流程
1．3 EDA技術的主要內容及主要的EDA廠商
1．3．1 EDA技術的主要內容
1．3．2 主要EDA廠商概述
1．4 常用的EDA工具
1．5 EDA技術的發展趨勢
1．5．1 可編程器件的發展趨勢
1．5．2 軟體開發工具的發展趨勢
1．5．3 輸入方式的發展趨勢
1．6 EDA技術的應用
1．6．1 EDA技術的應用形式
1．6．2 EDA技術的應用場合
本章小結
思考題和習題
第2章 VHDL硬體描述語言
2．1 VHDL概述
2．1．1 常用硬體描述語言簡介
2．1．2 VHDL及其優點
2．1．3 VHDL程序設計約定
2．1．4 VHDL程序設計舉例
2．2 VHDL程序基本結構
2．2．1 實體
2．2．2 結構體
2．2．3 庫
2．2．4 程序包
2．2．5 配置
2．3 VHDL語言要素
2．3．1 VHDL文字規則
2．3．2 VHDL數據對象
2．3．3 VHDL數據類型
2．3．4 運算操作符
2．3．5 VHDL語言結構體的描述方式
2．4 VHDL順序語句
2．4．1 等待語句和斷言語句
2．4．2 賦值語句
2．4．3 轉向控制語句
2．4．4 子程序調用語句
2．4．5 返回語句
2．5 VHDL並行語句
2．5．1 進程語句
2．5．2 塊語句
2．5．3 並行信號賦值語句
2．5．4 並行過程調用語句
2．5．5 元件例化語句
2．5．6 生成語句
本章小結
思考題和習題
第3章 Quartus Ⅱ軟體及其應用
3．1 Quartus Ⅱ的使用及設計流程
3．1．1 Quartus Ⅱ的圖形編輯輸入法
3．1．2 Quartus Ⅱ的文本編輯輸入法
3．2 Quartus Ⅱ設計正弦信號發生器
3．2．1 創建工程和編輯設計文件
3．2．2 編譯
3．2．3 正弦信號數據ROM定製
3．2．4 模擬
3．2．5 測試
3．2．6 配置器件
3．3 MATLAB／DSP Builder設計可控正弦信號發生器
3．3．1 建立設計模型
3．3．2 Simulink模型模擬
3．3．3 SignalCompiler編譯
3．3．4 使用Quartus Ⅱ實現時序模擬
3．3．5 使用Quartus Ⅱ進行硬體測試
與硬體實現
本章小結
思考題和習題
第4章VHDL應用實例
4．1 組合邏輯電路設計
4．1．1 基本門電路
4．1．2 解碼器
4．1．3 編碼器
4．1．4 數值比較器
4．1．5 數據選擇器
4．1．6 算術運算電路
4．1．7 三態門及匯流排緩沖器
4．2 時序邏輯電路設計
4．2．1 時鍾信號和復位信號
4．2．2 觸發器
4．2．3 寄存器和移位寄存器
4．2．4 計數器
4．2．5 序列信號發生器和檢測器
4．3 存儲器設計
4．3．1 只讀存儲器ROM
4．3．2 隨機存儲器RAM
4．4 狀態機設計
4．4．1 摩爾型狀態機
4．4．2 米立型狀態機
本章小結
思考題和習題
第5章 大規模可編程邏輯器件
5．1 可編程邏輯器件概述
5．2 簡單可編程邏輯器件
5．3 復雜可編程邏輯器件
5．3．1 CPLD的基本結構
5．3．2 Altera公司的器件
5．4 現場可編程門陣列
5．4．1 FPGA的整體結構
5．4．2 Xilinx公司的』FPGA器件
5．4．3 FPGA的配置
5．5 在系統可編程邏輯器件
5．5．1 ispLsI／pLSI的結構
5．5．2 Lattice公司ispLSI系列器件
5．6 FPGA和CPI。D的開發應用選擇
5．6．1 FPGA和CPL|D的性能比較
5．6．2 FPGA和CPLD的開發應用選擇
本章小結
思考題和習題
第6章 常用印A工具軟體
6．1 Altera MAX+plus Ⅱ的使用
6．1．1 MAX+plus Ⅱ功能簡介
6．1．2 MAX+plus Ⅱ設計流程
6．1．3 MAX+plus Ⅱ設計舉例
6．2 Xilinx Foundation的使用
6．2．1 Foundation設計流程
6．2．2．Foundation設計舉例
6．3 ModelSim的使用
6．3．1 ModelSim的使用方法
6．3．2 ModelSim與MAX-+Iplus Ⅱ的介面
6．3．3 ModelSim交互命令方式模擬
6．3．4 ModelSim批處理工作方式。
本章小結
思考題和習題
第7章 EDA技術綜合設計應用
7．1 數字鬧鍾的設計
7．1．1 系統的設計要求
7．1．2 系統的總體設計
7．1．3 鬧鍾控制器的設計
7．1．4 解碼器的設計
7．1．5 鍵盤緩沖器(預置寄存器)的設計
7．1．6 鬧鍾寄存器的設計
7．1．7 時間計數器的設計
7．1．8 顯示驅動器的設計
7．1．9 分頻器的設計
7．1．10 系統的整體組裝
7．1．11 系統的硬體驗證
7．2 多功能信號發生器的設計
7．2．1 設計要求
7．2．2 設計實現
7．2．3 系統模擬
7．3 序列檢測器的設計
7．3．1 設計思路
7．3．2 VHDL程序實現
7．3．3 硬體邏輯驗證
7．4 交通燈信號控制器的設計
7．4．1 設計思路
7．4．2 VHDL程序實現
7．4．3 硬體邏輯驗證
7．5 空調系統有限狀態自動機的設計
7．5．1 設計思路
7．5．2 VHDL程序實現
7．6 電梯控制系統的設計
7．6．1 設計要求
7．6．2 設計實現
7．6．3 系統模擬
7．7 步進電機控制電路的設計
7．7．1 步進電機的工作原理
7．7．2 驅動電路的組成及VHDL實現
7．8 智力競賽搶答器的設計
7．8．1 設計思路
7．8．2 VHDL程序實現
7．9 單片機與FPGA／CPLD匯流排介面的設計
7．9．1 設計思路
7．9．2 VHDL程序實現
本章小結
思考題和習題
第8章 EDA實驗開發系統
8．1 GW48型EDA實驗開發系統原理與使用
8．1．1 系統性能及使用注意事項
8．1．2 系統工作原理
8．1．3 系統主板結構與使用方法
8．2 GW48實驗電路結構圖
8．2．1 實驗電路信號資源符號圖說明
8．2．2各實驗電路結構圖特點與適用范圍簡述
8．3 GW48系統結構圖信號名與晶元引腳對照表
8．4 GWDVP?B電子設計競賽應用板 使用說明
8．5 GW48型EDA實驗開發系統使用實例
本章小結
思考題和習題
第9章 EDA技術實驗
實驗1 8位全加器的設計
實驗2 組合邏輯電路的設計
實驗3 觸發器功能的模擬實現
實驗4 計數器的設計
實驗5 計數解碼顯示電路
實驗6 數字鍾綜合實驗
實驗7 序列檢測器的設計
實驗8 簡易彩燈控制器
實驗9 正負脈寬數控調制信號發生器的設計
實驗10 數字秒錶的設計
實驗11 交通燈信號控制器的設計
實驗12 模擬信號檢測
實驗13 4位十進制頻率計設計
實驗14 VGA顯示器彩條信號發生設計
實驗15 A／D轉換控制器的設計
實驗16 音樂發生器的設計
第10章 EDA技術在全國大學生電子設計競賽中的應用
10．1 等精度頻率計設計
10．1．l 系統設計要求
10．1．2 系統組成
10．1．3 工作原理
10．1．4 FPGA開發的VHDL設計
10．1．5 系統模擬
10．1．6 系統測試與硬體驗證
10．1．7 設計技巧分析及系統擴展思路
10．2 測相儀設計
10．2．1 測相儀工作原理及實現
10．2．2 系統測試
10．3 基於DDS的數字移相正弦信號發生器設計
10．3．1 系統設計要求
10．3．2 系統設計方案
10．3．3 DDS內部主要模塊的VHDL程序實現
10．3．4 系統模擬與硬體驗證
10．3．5 設計技巧分析與系統擴展思路
10．4 邏輯分析儀設計
10．4．1 設計任務
lO．4．2 設計基本要求
10．4．3 設計實現

2. 求感測器課程設計

感測器課程設計是測控技術與儀器專業開設的一門獨立實踐課程，也是電氣工程及自動化專業的選修課程。本課程以各類感測器的性能測試、實際應用設計為線索，完成磁敏感測器、溫度感測器、光電感測器、應變感測器、電感感測器、電容感測器、壓電感測器、光纖感測器、溫濕度感測器、智能感測器等基本型、設計性和綜合性實驗與設計內容，通過課內和課外相結合，自主申請實驗項目和實驗室開放課題相結合，使學生掌握不同種類感測器的使用方法和設計要點的基本技能，加深學生對「感測器原理及檢測技術」理論知識的理解，為從事儀器系統開發與設計打下基礎。

3. 移相器設計電路

「運算放大器設計一個正弦波發生器」這個我知道，但後面的「移相專器」不知道。你多多看屬書。找找關於這方面的書。
「運算放大器設計一個正弦波發生器」可以幫你畫出來。你的郵箱留下來我發給你。 我的郵箱[email protected] 互相學習！！

4. 模擬電子課程設計（正弦波發生器）

1 集成函數發生器ICL8038電路結構〔1〕

函數發生器ICL8038的電路結構如圖1虛線框內所示，共有5個組成部分。2個電流源的電流分別為IS1和IS2，且IS1＝I，IS2＝2I；2個電壓比較器Ⅰ和Ⅱ的閾值電壓分別為1／3 VCC和1／3 VEE，他們的輸入電壓等於電容兩端的電壓uc，輸出電壓分別控制RS觸發器的S端和端；RS觸發器的輸出端Q和用來控制電子開關S，實現對電容C的充放電；2個緩沖放大器用於隔離波形發生電路和負載，使三角波和矩形波輸出端的輸出電阻足夠小，以增強帶負載能力；三角波變正弦波電路用於獲得正弦波信號。

2 工作原理

當給函數發生器ICL8038接通電源時，電容C的電壓為0 V，電壓比較器Ⅰ和Ⅱ的輸出電壓均為低電平；因而RS觸發器的輸出Q為低電平，為高電平；使電子開關S斷開，電流源IS1對電容充電，充電電流時間的增長而線性上升。uc的上升使RS觸發器的R端從低電平躍變為高電平，但其輸出不變，一直到uc上升到1／3 VCC時，電壓比較器Ⅰ的輸出電壓躍變為高電平，Q才變為高電平（同時變為低電平），導致電子開關S閉合，電容C開始放電，放電電流為IS2－IS1＝I，因放電電流是恆流，所以，電容上電壓uc隨時間的增長而線性下降。起初，uc的下降雖然使RS觸發器的S端從高電平躍變為低電平，但其輸出不變。一直到uc下降到1／3 VEE，使電壓比較器Ⅱ的輸出電壓躍變為低電平，Q才變為低電平（同時為高電平），使得電子開關S斷開，電容C又開始充電。重復上述過程，周而復始，電路產生了自激振盪。由於充電電流與放電電流數值相等，因而電容上電壓為對稱三角波形,和Q）為方波，經緩沖放大器輸出。三角波電壓通過三角波變正弦波電路輸出正弦波電壓。通過以上分析可知，改變電容充電放電電流即改變RA，RB的數值，或改變電容C的數值，就改變了充放電時間，因此可改變其頻率。

ICL8038是性能優良的集成函數發生器。可用單電源供電，也可雙電源供電，他們的值為±5～±15 V，我們取±15 V，頻率的可調范圍為1～600 kHz，輸出矩形波的占空比可調范圍為2％～98％。

圖2所示為ICL8038的引腳功能圖，其中引腳8為頻率調節（簡稱調頻）電壓輸入端，電路的振盪頻率與調頻電壓成正比，調頻電壓值是指電源VCC（引腳6）與引腳8之間的電壓值，其變化范圍不應超過1／3（VCC＋VEE），即引腳8的輸入電壓范圍應在＋5～＋15 V之間。引腳7輸出調頻偏置電壓，其絕對值是電源＋VCC與引腳7之差，一般其絕對值是1／5（VCC＋VEE），也就是說7腳電壓應比電源電壓低1／5（VCC＋VEE），如果VCC＝VEE＝15 V，7腳電壓應取9 V，可見7腳電壓也可作為引腳8的輸入電壓。

圖3所示為ICL8038最常見的接法，矩形波輸出端為集電極開路形式，需外接電阻RL＝10 kHz至＋VCC。圖中RA和RB可分別獨立調整，通過改變RA和RB的數值可改變矩形波的占空比，當RA＝RB時矩形波的占空比為50％，因而為方波。當RA≠RB時，矩形波不再是方波，引腳2輸出也就不再是正弦波。

5. 基於FPGA的數控移相正弦波發生器

在一些試驗、研究中，有時需要存在相位差的兩同頻信號。通常採用移相網路來實現，如阻容移相，變壓器移相等。採用這些方法有許多不足之處，比如：輸出波形受輸入波形的影響，移相操作不方便，移相角度隨信號頻率和所接負載等因素的影響等。若採用直接數字頻率合成及數字移相技術，能得到頻率及相位差高度穩定精確的信號且實現方便。

2．波形及移相波形發生器的系統組成原理
如圖1所示為波形及移相波形發生器的系統組成方框圖。

圖1 波形及移相波形發生器的系統組成原理框圖

標准時鍾（由晶振電路產生）加於進制可編程的n進制計數器，其溢出脈沖加於可預置初值的地址計數器，生成波形存儲器所需的地址信號，地址信號的產生頻率正比於時鍾頻率,且周而復始地變化，從而使波形數據存儲器輸出周期的正弦序列，D/A轉換器則輸出連續的模擬正弦電壓（或電流）波形，如圖2所示。

圖2 一周的兩同頻正弦波形頻率及相位與時鍾周期的關系

為移相方便，設一周期的正弦波共采樣360個點，即波形數據存儲器共存儲360個正弦波形的數據。由於移相波形的地址計數器的第一次運行初值為m，故兩正弦波存在相位差為 m°。相鄰采樣點有n個標准時鍾脈沖間隔，即 。圖1中波形數據存儲器的全部數據被讀出一次的頻率為： 。改變n和m，即可改變輸出信號的頻率和相位。若時鍾頻率 為100MHz，則 。例如取n為1000，m為120，則產生相位為120°，頻率為277.8Hz的正弦信號。當n=1時得最高信號頻率為277.8KHz。

3．系統的軟硬體設計

FPGA是20世紀90年代發展起來的大規模可編程邏輯器件，隨著EDA技術和微電子技術的進步，FPGA的時鍾延遲可達到ns級，結合其並行工作方式，在超高速、實時測控方面有非常廣闊的應用前景，並且FPGA具有高集成度、高可靠性，幾乎可將整個設計系統下載於同一晶元中，實現所謂片上系統，從而大大縮小其體積。為此，筆者設計了一種基於FPGA的高精度數字式移相正弦波信號發生器,該裝置能夠產生頻率、相位、幅度均可數字式預置並可調節的兩路正弦波信號。相位差范圍為0～359°，步進為1°。系統選用Xilinx公司的SpartanⅡ系列XC2S100E-6PQ208E現場可編程門陣列晶元。該晶元最高時鍾頻率可以達到200MHz，工作電壓為2.5V，採用0.22μm/18μm CMOS工藝，6層金屬連線製造，系統門數量為10萬，CLB陣列數量為20×30，Block RAM容量為40Kbit，最大用戶I/O數量為202個。
利用FPGA內部Block RAM用來存儲一周期的正弦波的360個采樣點的數據，每個數據為8位，用一片8位A/D轉換器AD7524來輸出正弦波，再用一片10位A/D轉換器AD7520的輸出作為AD7524的參考電壓，用來數字調節輸出正弦波的幅度。另一路移相正弦波的產生採用同樣的電路結構。整體電路原理圖如圖3所示。其中LED數碼管用來顯示輸出信號的頻率、相位差和幅度。BCD撥碼開關用來對頻率、相位和幅度值的預置。兩按鈕分別用來對頻率、相位和幅度值的向上和向下調節。為節省硬體開銷和FPGA的I/O口線，用一個2位撥碼開關來設定顯示、預置和調節的狀態，即頻率、相位差和幅度三個狀態。

系統採用硬體描述語言VHDL按模塊化方式進行設計，共分為頻率、相位差、幅度預置調節控制模塊、正弦波形及移相波形產生模塊、顯示模塊及頂層模塊等。通過Xilinx ISE 5.2軟體開發平台和ModelSim Xilinx Edition 5.6 XE模擬工具，對設計文件自動地完成邏輯編譯、邏輯化簡、綜合及優化、邏輯布局布線、邏輯模擬，最後對FPGA晶元進行編程下載。限於篇幅，這里僅介紹正弦波形及移相波形產生模塊的設計方法（完整程序可向作者索取）。該模塊分為二個進程。其部分程序如下：

process (clk)
variable temp: std_logic:='0';
begin
if rising_edge(clk) then
if temp='1' then v<=v1; temp:=not temp;v11<=d;
else v<=v2;temp:=not temp;v12<=d;
end if;
case v is --以下when語句為360個正弦波形的數據ROM表，這里只給出了首末幾個。
when "000000000"=>d<="10000000";when "000000001"=>d<="10000010";
when "000000010"=>d<="10000100";when "000000011"=>d<="10000111";
……
when "101100100"=>d<="01110111";when "101100101"=>d<="01111001";
when "101100110"=>d<="01111100";when "101100111"=>d<="01111110";
when others=> null;
end case;
end if;
end process;

process (clk)
variable count,coun,b: integer range 0 to 277778;
begin
if rising_edge(clk) then
if sw='0' then sign<='1';
else --利用減法實現除法運算。
if coun<277778 then coun:=coun+n;b:=b+1;--信號n由頻率預置、調節模塊送來。
else
if count=b then count:=1;
if sign='1' then v1<="000000000";v2<=m;sign<='0';end if;--信號m由相位預置、調節模塊送來。
if v1="101100111" then v1<="000000000";else v1<=v1+1;end if;
if v2="101100111" then v2<="000000000";else v2<=v2+1;end if;
else
count:=count+1;
end if;
end if;
end if;
end if;
end process;

對該模塊利用ModelSim Xilinx Edition 5.6d XE模擬工具進行模擬的波形如圖4所示。

4．結束語

本設計基於FPGA的高精度數字式移相正弦波信號發生器，充分利用VHDL硬體描述語言方便的編程，提高開發效率，縮短研發周期，而且系統的調試方便，修改容易。實驗表明系統產生的波形穩定，抗干擾能力強，頻率、相位和幅度調節方便，精度高，有一定的開發及生產價值。

6. 基於FPGA的DDS移相信號發生器設計

你的DDS晶元要支持相位控制和幅度控制才行。先仔細閱讀一下DDS晶元的手冊。按照內手冊裡面的寄存器操作和容使能的規則做就可以了。這還要看你調整范圍，DDS晶元本身不一定夠。

不是所有的DDS都支持調幅和調相。一定要看手冊晶元支不支持。切記切記。

頻率穩定度要看DDS的參考源，這是另外的問題了。

7. 移相電路原理

對象是信號電壓，當然此時電流的相位了位跟著動，用傳遞函數算一下就知回道理論是什麼意思了，再拿答個信號發生器，讓信號能過RC分壓的一個網路，對比一個輸入和輸出，就明白實際是什麼意思了。
意思是輸出信號的相位相對於輸信信號相位的移動。

8. 哪位好心人幫幫忙翻譯一下啊，急求的啊，積分全部奉獻出來了！謝謝啦！！！

中文你應該可以看懂，給你翻譯下你所說的英文。希望對你有所幫助！

DDS同 DSP（數字信號處理）一樣，是一項關鍵的數字化技術。DDS是直接數字式頻率合成器（Direct Digital Synthesizer）的英文縮寫。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高解析度和快速轉換時間等優點，廣泛使用在電信與電子儀器領域，是實現設備全數字化的一個關鍵技術。

FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。

D/A轉換器是數模轉換器，在數碼音響產品中負責將數字音頻信號轉換為模擬信號的裝置。傳統的聲音屬於模擬信號，而計算機和光碟中記錄的聲音是數字信號，因此錄制光碟需要將模擬信號轉換為數字信號，而播放光碟時需要將數字信號轉換為模擬信號再通過音響播放，這個過程就需要數模轉換器。

EDA不是軟體,是一種技術。 EDA技術是在電子CAD技術基礎上發展起來的計算機軟體系統，是指以計算機為工作平台，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。

VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，誕生於 1982 年。1987 年底，VHDL被 IEEE 和美國國防部確認為標准硬體描述語言。 VHDL主要用於描述數字系統的結構，行為，功能和介面。除了含有許多具有硬體特徵的語句外，VHDL的語言形式和描述風格與句法是十分類似於一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可視部分,及埠)和內部（或稱不可視部分），既涉及實體的內部功能和演算法完成部分。在對一個設計實體定義了外部界面後，一旦其內部開發完成後，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。

Quartus II （Quartus 2) 是Altera公司的綜合性PLD開發軟體，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及模擬器，可以完成從設計輸入到硬體配置的完整PLD設計流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統一，功能集中，易學易用等特點。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。 此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結合，可以方便地實現各種DSP應用系統；支持Altera的片上可編程系統（SOPC）開發，集系統級設計、嵌入式軟體開發、可編程邏輯設計於一體，是一種綜合性的開發平台。 Maxplus II 作為Altera的上一代PLD設計軟體，由於其出色的易用性而得到了廣泛的應用。目前Altera已經停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，並且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。 Altera Quartus II 作為一種可編程邏輯的設計環境, 由於其強大的設計能力和直觀易用的介面，越來越受到數字系統設計者的歡迎。

9. 急急急！！！跪求模擬電子課程設計：正弦波信號發生器

本電路(見圖1)是一種頻率可調的移相式正弦波發生器電路，其頻率穩定度通過實際測試為0.002％。該電路性價比高，用很便宜的幾個元件在很寬的頻段內，實現頻率連續可調。筆者在實驗時將頻段分為低、中、高三個頻段，用撥動開關進行切換，用雙聯電位器R8、R9調節其阻值，實現了輸出頻率從0.7Hz～60kHz連續可調的功能。

該電路採用±15V供電，通過R11可調整輸出正弦波的峰峰值，只要U1A的放大倍數滿足大於1的條件，電路即可產生振盪。輸出正弦波的峰值，最大可達20V左右。C3、C4、R8、R9決定輸出頻率，其輸出最高頻率還取決於運放的截止頻率。以下是實際調試中輸出波形和電容、電位器的參數值：低頻段：0.67Hz～42Hz

雙聯電位器阻值100kΩ／100kΩ

信號峰一峰值：21～22V

中頻段：27Hz～1500Hz

雙聯電位器阻值：100kΩ／100kΩ

信號峰一峰值196～178V

高頻段：1_28kHz～60Hz

雙聯電位器阻值100kΩ／100kΩ

信號峰一峰值：14～15.5V

圖2是電路模擬的輸出波形。圖1電路中A點和B點(輸出)與圖2中的A點和B點的輸出波形相對應。A點為U2A的輸出波形，B點為U3A的輸出波形，從模擬結果不難看出，A點剛好比B點的相位延遲90°，信號經過U3A再移相90°後，剛好移相180。，此時B點和U1A輸出的相位剛好剛相差180°。電路要求C3、R8和C4、R9兩個網路參數的值要完全相同才會獲得最理想的波形。由於筆者沒有相關儀器，無法測量正弦波的失真度，但是從軟體模擬和硬體實驗來看，輸出波形還是挺讓人滿意的。

要想實現輸出頻率的連續調節，就必須同時改變的阻值，實驗證明用雙聯電位器可實現頻率的連續調節，但R8、R9由於電位器的固有雜訊在旋動中會有波形跳動的現象，所以電位器的品質直接影響著頻率輸出的穩定性。

本電路的最高輸出頻率取決於C3、C4、R8、R9選頻網路的值和運放的響應頻率，由於筆者需求的頻段是1Hz～50kHz，所以未實驗本電路的高頻特性。理論上如不考慮運放的響應頻率，改變RC的值，可使振盪頻率工作在幾百kHz左右。

TR1結型場效應管在這里充當壓控可變電阻，它與R3、R4一起構成文氏振盪器的負反饋迴路，TR1的電阻越大，負反饋越強。D2、D3、R8、R9、R10與IC（2/2）對輸出振盪電壓進行全波整流，在IC的1腳產生負的整流輸出電壓，經過D1與R7、C4濾波後獲得一個負的直流電壓，該電壓與振盪輸出的幅值差不多相等。這個負電壓加在TR1的G極，控制著TR1的D-S極之間的電阻值。振盪輸出幅度增大，TR1的G極電壓就越負，TR1的D-S極間阻值變大，負反饋增強，使得振盪幅度減小。通過以上的自動調節，使振盪幅度保持穩定，避免放大器進入非線性區域，從而獲得良好的正弦波形。

文氏振盪器常見的一種穩幅措施是在負反饋迴路中加入二極體（見下圖）：