數字鍾數電課程設計

㈠ 數電課程設計 數字鍾（Mulitisim)設計

同求該模擬電路

㈡ 關於數電的課程設《數字鍾》

電子學課程設計報告
——帶有整點報時的數字鍾設計與製作

指導教師____戴伏生___________

學號____________

姓名_____________

一、 設計的性質、目的和任務

二、 設計課題要求
（1）構造一個24小時制的數字鍾。要求能顯示時、分、秒。
（2）要求時、分、秒能各自獨立的進行調整。
（3）能利用喇叭作整點報時。從59分50秒時開始報時，每隔一秒報時一秒，到達00分00秒時，整點報時。整點報時聲的頻率應與其它的報時聲頻有明顯區別。

三、 設計的內容、電路原理和詳細的設計過程
（1）總設計圖

（2）分頻器
設計過程：由於給出的是4M=10^6HZ，沒經過一個74160可以將輸出頻率 變為輸入頻率的1/10,而每經過一個TFF可以將輸出頻率變為輸入頻率的1/2，按上圖連接電路，即可獲得1HZ、20HZ、1KHZ、2KHZ的頻率。

（3）校時模塊
秒校時
分校時

設計過程：由於分和小時的校時系統是一樣的，所以只截取了分的校時系統，上圖的second和minute為校時開關按鈕，或門的輸出端連接的是74160計時器的CLK，當開關為閉合時，1HZ和jinwei所輸入的脈沖信號不工作，此時按鍵信號給CLK信號一個上升沿，74160則進1。在DFF的CLK上我選用了20HZ的頻率，之所以選用20HZ是為了保證在按下校時開關時有一個上升沿脈沖時Q端輸出信號1，試過16HZ和32HZ，前者不是很靈敏，不能保證按下後會跳數，後者過於靈敏，易連續跳數，折中選取20HZ，個人在使用中基本可以保證穩定。
若想獲得連續的上升脈沖沿，只需在DFF前與一個一定頻率即可，如下圖，個人建議頻率不易過大，那樣不易控制鬆手時間。

（4）計時模塊
小時計時

分計時

秒計時

設計過程：上圖中所有CLK連接的都是校時模塊的輸出端，圖上的計數器均為置零接法，分和秒的進位輸出用與門連接一次再輸入小時模塊的進位輸入端，這樣才能保證時鍾的正常顯示。

（5）解碼器
SUBDESIGN yima
(k,j,i,h:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g,o;
0,0,0,0=>0,0,0,0,0,0,1,1;
0,0,0,1=>1,0,0,1,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0,1;
0,0,1,1=>0,0,0,0,1,1,0,1;
0,1,0,0=>1,0,0,1,1,0,0,1;
0,1,0,1=>0,1,0,0,1,0,0,1;
0,1,1,0=>0,1,0,0,0,0,0,1;
0,1,1,1=>0,0,0,1,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0,1;
1,0,0,1=>0,0,0,0,1,0,0,1;
END TABLE;
END;
設計過程：本段為本次設計中唯一的一個用語言編寫的模塊，由於試驗箱上的數碼管屬於共陽極接法，所以為了去掉數字後面跟著的點，所以設計了8位輸出，第八位，既O位全部顯示為1，這樣可以保證點始終保持暗的狀態，實際上還可以在分與秒之間，小時與分之間的點亮著，以便區分，此時程序應稍作變動，如下
SUBDESIGN ss
(k,j,i,h,z:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g;
0,0,0,0=>0,0,0,0,0,0,1;
0,0,0,1=>1,0,0,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0;
0,0,1,1=>0,0,0,0,1,1,0;
0,1,0,0=>1,0,0,1,1,0,0;
0,1,0,1=>0,1,0,0,1,0,0;
0,1,1,0=>0,1,0,0,0,0,0;
0,1,1,1=>0,0,0,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0;
1,0,0,1=>0,0,0,0,1,0,0;
END TABLE;
o=z;
END;
此時只需在第二個和第四個解碼器的輸入Z端接地，其餘Z端接高電壓即可

（6）報時模塊

設計過程：本模塊全部由門電路來實現，最下面的與門連接的是分的59和秒的50，兩個或非門非別連接分的8根線和秒的8根線，由圖上的邏輯可以看出在59分5X秒時，是1KHZ與1HZ與後輸出，聲音頻率較低，在00分00秒的狀態下，2KHZ與1HZ與後輸出，聲音頻率較高，1HZ的作用是為了讓聲音在每秒響一下。
四、 調試與模擬結果
（1） 計數模擬（秒向分進位）

（2） 按鍵模擬

五、 調試中遇到的問題及解決的方法
（1） 計數器的接法
一開始，把秒（分）向分（小時）的進位信號直接賦給了EP和ET，校時信號賦給CLK在上試驗箱上演練的過程中發現，時鍾在其自主走動時，一切正常，但在按校時鍵調節是個位數會在按到7後回0，到9後會向前進一位到8，在模塊單獨模擬時不會出現這種狀況，秒和分連起來模擬時也不會出現問題，只有在秒，分，小時聯合起來模擬時才會發現這個問題，猜測可能是74160的構造問題才導致這一結果，後來，在不斷地嘗試修改中，才使校時系統正常運轉。
（2） 關於進位
一開始，在分和秒的計數器選擇了一樣的接法，但是在試驗箱上演練時，發現分進位總是比秒快一秒，也就是說在秒剛到59時分就已經進了一位，而分和小時卻能保證一致進位，為了在現實上正常，所以只能把秒的進位輸出信號的59改成了00。
六、 詳談自己的體會、感想、建議

㈢ 求數電課程設計數字鍾！有詳細電路圖的！不勝感激!

這個就是大概的原理圖了。至於你的要求-

就是在這個上面加點點東西就好了，你先看這個有什麼問題么？

㈣ 數電課程設計數字鍾的電路圖，可用Multisim打開的，

電課程設計數字鍾的電路圖，可用
比較的
確

㈤ 數電課程設計數字鍾

用什麼晶元，還是沒有限制？用數碼管顯示還是液晶？

㈥ 數字電路數字鍾設計

根據設計任務和要求，對照數字電子鍾的框圖，可以分以下幾部分進行模塊化設計。

1. 秒脈沖發生器

脈沖發生器是數字鍾的核心部分，它的精度和穩定度決定了數字鍾的質量，通常用晶體振盪器發出的脈沖經過整形、分頻獲得1Hz的秒脈沖。如晶振為32768 Hz，通過15次二分頻後可獲得1Hz的脈沖輸出.

2. 計數解碼顯示

秒、分、時、日分別為60、60、24、7進制計數器、秒、分均為60進制，即顯示00～59，它們的個位為十進制，十位為六進制。時為二十四進制計數器，顯示為00～23，個位仍為十進制，而十位為三進制，但當十進位計到2，而個位計到4時清零，就為二十四進制了。

周為七進制數，按人們一般的概念一周的顯示日期「日、1、2、3、4、5、6」，所以我們設計這個七進制計數器，應根據解碼顯示器的狀態表來進行，如表1.1所示。

按表1.1狀態表不難設計出「日」計數器的電路（日用數字8代替）。

所有計數器的解碼顯示均採用BCD—七段解碼器，顯示器採用共陰或共陽的顯示器。

Q4 Q3 Q2 Q1
顯示

1 0 0 0
日

0 0 0 1
1

0 0 1 0
2

0 0 1 1
3

0 1 0 0
4

0 1 0 1
5

0 1 1 0
6

表1.1 狀態表

3. 校時電路

在剛剛開機接通電源時，由於日、時、分、秒為任意值，所以，需要進行調整。

置開關在手動位置，分別對時、分、秒、日進行單獨計數，計數脈沖由單次脈沖或連續脈沖輸入。

4. 整點報時電路

當時計數器在每次計到整點前六秒時，需要報時，這可用解碼電路來解決。即

當分為59時，則秒在計數計到54時，輸出一延時高電平去打開低音與門，使報時聲按500Hz頻率嗚叫5聲，直至秒計數器計到58時，結束這高電平脈沖；當秒計數到59時，則去驅動高音1KHz頻率輸出而鳴叫1聲。

五、參考電路

數字電子鍾邏輯電路參考圖如圖1.3所示。

參考電路簡要說明

1. 秒脈沖電路

由晶振32768Hz經14分頻器分頻為2Hz，再經一次分頻，即得1Hz標准秒脈沖，供時鍾計數器用。

2. 單次脈沖、連續脈沖

這主要是供手動校時用。若開關K1打在單次端，要調整日、時、分、秒即可按單次脈沖進行校正。如K1在單次，K2在手動，則此時按動單次脈沖鍵，使周計數器從星期1到星期日計數。若開關K1處於連續端，則校正時，不需要按動單次脈沖，即可進行校正。單次、連續脈沖均由門電路構成。

3. 秒、分、時、日計數器

這一部分電路均使用中規模集成電路74LS161實現秒、分、時的計數，其中秒、分為六十進制，時為二十四進制。從圖3中可以發現秒、分兩組計數器完全相同。當計數到59時，再來一個脈沖變成00，然後再重新開始計數。圖中利用「非同步清零」反饋到/CR端，而實現個位十進制，十位六進制的功能。

時計數器為二十四進制，當開始計數時，個位按十進制計數，當計到23時，這時再來一個脈沖，應該回到「零」。所以，這里必須使個位既能完成十進制計數，又能在高低位滿足「23」這一數字後，時計數器清零，圖中採用了十位的「2」和個位的「4」相與非後再清零。

對於日計數器電路，它是由四個D觸發器組成的（也可以用JK觸發器），其邏輯功能滿足了表1，即當計數器計到6後，再來一個脈沖，用7的瞬態將Q4、Q3、Q2、Q1置數，即為「1000」，從而顯示「日」（8）。

4．解碼、顯示

解碼、顯示很簡單，採用共陰極LED數碼管LC5011-11和解碼器74LS248，當然也可用共陽數碼管和解碼器。

1. 整點報時

當計數到整點的前6秒鍾，此時應該准備報時。圖3中，當分計到59分時，

將分觸發器QH置1，而等到秒計數到54秒時，將秒觸發器QL置1，然後通過QL與QH相與後再和1s標准秒信號相與而去控制低音喇叭嗚叫，直至59秒時，產生一個復位信號，使QL清0，停止低音嗚叫，同時59秒信號的反相又和QH相與後去控制高音喇叭嗚叫。當計到分、秒從59：59—00：00時，嗚叫結束，完成整點報時。

2. 嗚叫電路

嗚叫電路由高、低兩種頻率通過或門去驅動一個三極體，帶動喇叭嗚叫。1KHz

和500Hz從晶振分頻器近似獲得。如圖中CD4060分頻器的輸出端Q5和Q6。Q5輸出頻率為1024Hz，Q6輸出頻率為512Hz。

㈦ 數字電路數字鍾畢業設計

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