數電課程設計四位二進制加法計數器

❶ 怎樣用四位二進制計數器74LS93設計十進制加法計數器.(跪求)

由AIN端輸入計數脈沖，BIN輸入同QA輸出連接，QB接R1，QD接R2，（R1,R2為清零端）

❷ 試用4位同步二進制加法計數器74161才用置數法構成三進制計數器

一是用時鍾觸發器和門電路進行設計；

二是用集成計數器構成。集成計數器一般都設有清零輸入端和置數輸入端，且無論是清零還是置數都有同步和非同步之分，例如清零、置數均採用同步方式的有集成4位二進制同步加法計數器74163；

4位二進制同步可逆計數器74193、4位二進制非同步加法計數器74197和十進制同步可逆計數器74192。

4位二進制同步加法計數器74161和十進制同步加法計數器74160，用於非同步歸零和同步置數。如CC4520，74190，74191，74290具有非同步歸零，設置「9」的功能。

(2)數電課程設計四位二進制加法計數器擴展閱讀：

當觸發器翻轉時，當CP＝1時，輸入信號被阻塞。這是因為當G3和G4打開時，它們的輸出Q3和Q4的狀態是互補的，即其中一個必須為0。如果Q3為0，則由G3輸出到G5輸入的反饋行將阻塞G5，即阻塞D到基本RS觸發器的路徑。

反饋線起著保持觸發器處於狀態1和防止觸發器變為狀態0的作用。因此，反饋線路稱為設定1維護線路和設定0阻塞線路。

當Q4為0時，G3和G6被阻塞，到基本RS觸發器的d端路徑也被阻塞。從Q4輸出端到G6的反饋行起著保持觸發器處於0狀態的作用，稱為0的維護行。從Q4輸出到G3輸入的反饋線路阻止了設置1的觸發器，這被稱為設置1阻塞線路。因此，該觸發器通常被稱為維護阻塞觸發器。

❸ 四位二進制計數器與四位二進制加法計數器一樣嗎

計數器有加1計數也有減1計數，如果都是加1計數的話就一樣

❹ 試用4位同步二進制加法計數器74161採用置數法構成十進制計數器

使用置數法實現74161的十進制計數：

當74161計數到Q3Q2Q1Q0=1001時，使LD' =0，為置數創造了條件。

當下一個計數脈沖一到，各置數端數據專立即送到輸出端，預置數端D3D2D1D0= 0000。

電路如圖所示，在連續計數脈沖的作用下，計數器開始從0000、0001、......1000、1001循環計數

（8421碼十進制計數器）。

性能特點：

1、可以直接清零（不需要CP脈沖配合），又稱「強迫置0」；

2、數據可以並行預置，但需要CP上升沿配合；

3、可進行二進制同步計數；

4、具有進位輸出信號，可以串接計數使用；

5、內部採用JK觸發器單元計數。

反饋預置數法的定義：

1、反饋預置數法是用解碼電路(門電路)檢測計數器的狀態，當計屬數器到達被檢測的狀態時，解碼

電路輸出低電平或高電平)，把解碼電路的輸出反饋到M SI計數器的預置數端，使預置數端出現有

效電平。

2、利用預置數端的非同步/同步預置功能，將數據輸入端所加的預置數裝入計數器，從而實現預定

模數的計數。

❺ 能跟我解釋一下用D觸發器設計的4位二進制非同步加減法計數器，模擬圖中是代表什麼意思

給出RTL電路圖
3、 給出時序模擬波形圖
考試題目任意題目設計：設計一個4位二進制減法計專數器，並含屬有非同步清零信號。
考試題目時序邏輯門電路設計：設計一個非同步復位的JK觸發器。
課程是：EDA技術與VHDL，用VHDL編輯，我表示完全不會
跪求高人指教呀，希望哪位好心的大哥大姐能幫忙解決一下，很重要的，期末考試呀，謝謝各位好心人士了，暫目前只有這點財富，等我去做任務，事後再附贈100分，謝謝各位高人了……

❻ 什麼是4位二進制同步計數器

將四個工作在J=1和K=1條件下的JK觸發器級聯成的一個四位二進制（M=16）計數器。版

同步計數器中，各觸發器的翻轉權與時鍾脈沖同步。同步計數器的工作速度較快，工作頻率也較高。

為了提高計數速度，可採用同步計數器，其特點是，計數脈沖同時接於各位觸發器的時鍾脈沖輸入端，當計數脈沖到來時，各觸發器同時被觸發,應該翻轉的觸發器是同時翻轉的，沒有各級延遲時間的積累問題。同步計數器也可稱為並行計數器。

(6)數電課程設計四位二進制加法計數器擴展閱讀：

計數器按計數過程中數字增減趨勢的不同，可分為加計數器、減計數器和可逆計數器。

同步二進制減法計數器

（1）、設計思想 ：

①、 所有觸發器的時鍾控制端均由計數脈沖CP輸入，CP的每一個觸發沿都會使所有的觸發器狀態更新。

②、 應控制觸發器的輸入端，可將觸發器接成T觸發器。

當低位不向高位借位時，令高位觸發器的T=0，觸發器狀態保持不變；

當低位向高位借位時，令高位觸發器的T=1，觸發器翻轉，計數減1。

（2）、觸發器的翻轉條件是：當低位觸發器的Q端全1時再減1，則低位向高位借位 。

10－1=1

100－1=11

1000－1=111

10000－1=1111

❼ 用4位全加器和74374構成4位二進制加法計數器

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❽ 試用一片四位二進制加法計數器74LS161設計一個5進制的計數器。要求計數狀態0001~0101

用一片四位二進制加法計數器74LS161設計一個5進制的計數器，應採用反饋置版數法，當計數到0101時，產生一個置數信號權加到LD端，預置數DCBA端接成0001。邏輯圖如下 。