数字钟数电课程设计

㈠ 数电课程设计 数字钟（Mulitisim)设计

同求该仿真电路

㈡ 关于数电的课程设《数字钟》

电子学课程设计报告
——带有整点报时的数字钟设计与制作

指导教师____戴伏生___________

学号____________

姓名_____________

一、 设计的性质、目的和任务

二、 设计课题要求
（1）构造一个24小时制的数字钟。要求能显示时、分、秒。
（2）要求时、分、秒能各自独立的进行调整。
（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。

三、 设计的内容、电路原理和详细的设计过程
（1）总设计图

（2）分频器
设计过程：由于给出的是4M=10^6HZ，没经过一个74160可以将输出频率 变为输入频率的1/10,而每经过一个TFF可以将输出频率变为输入频率的1/2，按上图连接电路，即可获得1HZ、20HZ、1KHZ、2KHZ的频率。

（3）校时模块
秒校时
分校时

设计过程：由于分和小时的校时系统是一样的，所以只截取了分的校时系统，上图的second和minute为校时开关按钮，或门的输出端连接的是74160计时器的CLK，当开关为闭合时，1HZ和jinwei所输入的脉冲信号不工作，此时按键信号给CLK信号一个上升沿，74160则进1。在DFF的CLK上我选用了20HZ的频率，之所以选用20HZ是为了保证在按下校时开关时有一个上升沿脉冲时Q端输出信号1，试过16HZ和32HZ，前者不是很灵敏，不能保证按下后会跳数，后者过于灵敏，易连续跳数，折中选取20HZ，个人在使用中基本可以保证稳定。
若想获得连续的上升脉冲沿，只需在DFF前与一个一定频率即可，如下图，个人建议频率不易过大，那样不易控制松手时间。

（4）计时模块
小时计时

分计时

秒计时

设计过程：上图中所有CLK连接的都是校时模块的输出端，图上的计数器均为置零接法，分和秒的进位输出用与门连接一次再输入小时模块的进位输入端，这样才能保证时钟的正常显示。

（5）译码器
SUBDESIGN yima
(k,j,i,h:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g,o;
0,0,0,0=>0,0,0,0,0,0,1,1;
0,0,0,1=>1,0,0,1,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0,1;
0,0,1,1=>0,0,0,0,1,1,0,1;
0,1,0,0=>1,0,0,1,1,0,0,1;
0,1,0,1=>0,1,0,0,1,0,0,1;
0,1,1,0=>0,1,0,0,0,0,0,1;
0,1,1,1=>0,0,0,1,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0,1;
1,0,0,1=>0,0,0,0,1,0,0,1;
END TABLE;
END;
设计过程：本段为本次设计中唯一的一个用语言编写的模块，由于试验箱上的数码管属于共阳极接法，所以为了去掉数字后面跟着的点，所以设计了8位输出，第八位，既O位全部显示为1，这样可以保证点始终保持暗的状态，实际上还可以在分与秒之间，小时与分之间的点亮着，以便区分，此时程序应稍作变动，如下
SUBDESIGN ss
(k,j,i,h,z:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g;
0,0,0,0=>0,0,0,0,0,0,1;
0,0,0,1=>1,0,0,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0;
0,0,1,1=>0,0,0,0,1,1,0;
0,1,0,0=>1,0,0,1,1,0,0;
0,1,0,1=>0,1,0,0,1,0,0;
0,1,1,0=>0,1,0,0,0,0,0;
0,1,1,1=>0,0,0,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0;
1,0,0,1=>0,0,0,0,1,0,0;
END TABLE;
o=z;
END;
此时只需在第二个和第四个译码器的输入Z端接地，其余Z端接高电压即可

（6）报时模块

设计过程：本模块全部由门电路来实现，最下面的与门连接的是分的59和秒的50，两个或非门非别连接分的8根线和秒的8根线，由图上的逻辑可以看出在59分5X秒时，是1KHZ与1HZ与后输出，声音频率较低，在00分00秒的状态下，2KHZ与1HZ与后输出，声音频率较高，1HZ的作用是为了让声音在每秒响一下。
四、 调试与仿真结果
（1） 计数仿真（秒向分进位）

（2） 按键仿真

五、 调试中遇到的问题及解决的方法
（1） 计数器的接法
一开始，把秒（分）向分（小时）的进位信号直接赋给了EP和ET，校时信号赋给CLK在上试验箱上演练的过程中发现，时钟在其自主走动时，一切正常，但在按校时键调节是个位数会在按到7后回0，到9后会向前进一位到8，在模块单独仿真时不会出现这种状况，秒和分连起来仿真时也不会出现问题，只有在秒，分，小时联合起来仿真时才会发现这个问题，猜测可能是74160的构造问题才导致这一结果，后来，在不断地尝试修改中，才使校时系统正常运转。
（2） 关于进位
一开始，在分和秒的计数器选择了一样的接法，但是在试验箱上演练时，发现分进位总是比秒快一秒，也就是说在秒刚到59时分就已经进了一位，而分和小时却能保证一致进位，为了在现实上正常，所以只能把秒的进位输出信号的59改成了00。
六、 详谈自己的体会、感想、建议

㈢ 求数电课程设计数字钟！有详细电路图的！不胜感激!

这个就是大概的原理图了。至于你的要求-

就是在这个上面加点点东西就好了，你先看这个有什么问题么？

㈣ 数电课程设计数字钟的电路图，可用Multisim打开的，

电课程设计数字钟的电路图，可用
比较的
确

㈤ 数电课程设计数字钟

用什么芯片，还是没有限制？用数码管显示还是液晶？

㈥ 数字电路数字钟设计

根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。

1. 秒脉冲发生器

脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出.

2. 计数译码显示

秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制，即显示00～59，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。

周为七进制数，按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”，所以我们设计这个七进制计数器，应根据译码显示器的状态表来进行，如表1.1所示。

按表1.1状态表不难设计出“日”计数器的电路（日用数字8代替）。

所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。

Q4 Q3 Q2 Q1
显示

1 0 0 0
日

0 0 0 1
1

0 0 1 0
2

0 0 1 1
3

0 1 0 0
4

0 1 0 1
5

0 1 1 0
6

表1.1 状态表

3. 校时电路

在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。

置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。

4. 整点报时电路

当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即

当分为59时，则秒在计数计到54时，输出一延时高电平去打开低音与门，使报时声按500Hz频率呜叫5声，直至秒计数器计到58时，结束这高电平脉冲；当秒计数到59时，则去驱动高音1KHz频率输出而鸣叫1声。

五、参考电路

数字电子钟逻辑电路参考图如图1.3所示。

参考电路简要说明

1. 秒脉冲电路

由晶振32768Hz经14分频器分频为2Hz，再经一次分频，即得1Hz标准秒脉冲，供时钟计数器用。

2. 单次脉冲、连续脉冲

这主要是供手动校时用。若开关K1打在单次端，要调整日、时、分、秒即可按单次脉冲进行校正。如K1在单次，K2在手动，则此时按动单次脉冲键，使周计数器从星期1到星期日计数。若开关K1处于连续端，则校正时，不需要按动单次脉冲，即可进行校正。单次、连续脉冲均由门电路构成。

3. 秒、分、时、日计数器

这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数，其中秒、分为六十进制，时为二十四进制。从图3中可以发现秒、分两组计数器完全相同。当计数到59时，再来一个脉冲变成00，然后再重新开始计数。图中利用“异步清零”反馈到/CR端，而实现个位十进制，十位六进制的功能。

时计数器为二十四进制，当开始计数时，个位按十进制计数，当计到23时，这时再来一个脉冲，应该回到“零”。所以，这里必须使个位既能完成十进制计数，又能在高低位满足“23”这一数字后，时计数器清零，图中采用了十位的“2”和个位的“4”相与非后再清零。

对于日计数器电路，它是由四个D触发器组成的（也可以用JK触发器），其逻辑功能满足了表1，即当计数器计到6后，再来一个脉冲，用7的瞬态将Q4、Q3、Q2、Q1置数，即为“1000”，从而显示“日”（8）。

4．译码、显示

译码、显示很简单，采用共阴极LED数码管LC5011-11和译码器74LS248，当然也可用共阳数码管和译码器。

1. 整点报时

当计数到整点的前6秒钟，此时应该准备报时。图3中，当分计到59分时，

将分触发器QH置1，而等到秒计数到54秒时，将秒触发器QL置1，然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫，直至59秒时，产生一个复位信号，使QL清0，停止低音呜叫，同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。当计到分、秒从59：59—00：00时，呜叫结束，完成整点报时。

2. 呜叫电路

呜叫电路由高、低两种频率通过或门去驱动一个三极管，带动喇叭呜叫。1KHz

和500Hz从晶振分频器近似获得。如图中CD4060分频器的输出端Q5和Q6。Q5输出频率为1024Hz，Q6输出频率为512Hz。

㈦ 数字电路数字钟毕业设计

数字电路数字钟设计
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希望能帮到你.